Donanım geliştirme

Sayısal donanım tasarımı

Verilog HDL ile RTL geliştirmeyi, modüler tasarım ve FPGA üzerinde işlevsel doğrulamayla bir araya getiren çalışmalarım.

TÜBİTAK BİLGEMTümdevre Tasarım ve Eğitim LaboratuvarıVerilog HDL · RISC-V · FPGA

Problem ve odak

Bir sayısal sistemi çalışır hâle getirmek, alt birimlerin tanımlanmasının yanında kontrol akışını, saat ve reset davranışını da birlikte ele almayı gerektirir. Çalışmalarım bu modüler tasarım ve doğrulama yaklaşımı üzerinde yoğunlaştı.

Benim sorumluluğum

RISC-V tabanlı mikroişlemcinin aritmetik ve mantık birimi (ALU), kontrol birimi ve kayıt yapılarını RTL düzeyinde geliştirdim. Pipeline, saat bölücü ve asenkron reset içeren modüler sayısal tasarımlar üzerinde çalıştım.

Yöntem ve çalışma akışı

Şematik çalışma akışı · Ölçüm grafiği değildir.

RTL geliştirmeVerilog HDL ile ALU, kontrol ve kayıt yapıları.

Modüler tasarımPipeline, saat bölücü ve asenkron reset yapıları.

FPGA doğrulamasıSayısal tasarımların işlevsel davranışının değerlendirilmesi.

Doğrulama ve değerlendirme

Geliştirilen sayısal tasarımları FPGA ortamında doğruladım. Çalışmanın sunulan kapsamı RTL geliştirme ve işlevsel doğrulamadır; tamamlanmış bir ticari işlemci veya özel üretim tümdevre iddiası içermez.

Kapsam ve paylaşılabilir içerik

Bu sayfadaki akış bir yöntem özetidir. Saat frekansı, alan kullanımı, güç tüketimi veya zamanlama kapanışı için sayısal sonuç yayımlanmıyor. Modül kaynakları ve test çıktıları bu sayfaya eklenmediği için temsili kod ya da dalga biçimi gerçek proje çıktısı olarak gösterilmiyor.